CIRCUITI SEQUENZIALI

 FLIP FLOP

I latch, spesso, non consentono di garantire un comportamento affidabile nella realizzazione di una data funzionalità. Per evitare l’effetto di propagazione indesiderata, i bistabili sincroni vengono modificati in modo che lo stato possa modificare le uscite solo in corrispondenza di un evento (fronte) del segnale di controllo. Si parla quindi di Flip-Flop: – Relazione stato-uscita (aggiornamento della uscita): sul fronte– Relazione ingresso-stato (aggiornamento dello stato):

• a livello (Flip-Flop master-slave)

• a fronte (Flip-Flop edge-triggered)

Flip-Flop: Master-Slave

I flip-flop master-slave vengono realizzati utilizzando due latch in cascata che hanno il segnale di sincronismo in contrapposizione di fase – Il primo latch sincrono è chiamato latch principale (master). – Il secondo latch sincrono è chiamato latch ausiliario (slave). – I due latch lavorano in contrapposizione di fase - il percorso di propagazione ingresso uscita non è continuo.
Quando Il segnale di sincronismo si porta al livello alto il  latch master è trasparente e modifica il valore dello stato interno in relazione ai valori assunti dai segnali di ingresso. Il latch slave è opaco e non consente che le uscite vengano modificate. Successivamente il segnale di sincronismo passa al livello basso (fronte di discesa) allora Il latch master passa da trasparente a opaco mantenendo stabile il valore dello stato interno. Il latch slave passa da opaco a trasparente e lo stato interno aggiorna le uscite. Il comportamento complessivo vede dunque due fasi: – Durante il livello attivo alto del segnale di sincronizzazione il valore degli ingressi (ad esempio, S e R) determina il valore dello stato interno del latch master. – Sul fronte di discesa del segnale di clock viene aggiornato il valore delle uscite del bistabile che rimane fisso fino al successivo fronte di discesa.

Flip-Flop Edge-Triggered

I flip-flop Edge-Triggered vengono realizzati producendo (con un circuito analogico o digitale) la derivata del segnale di clock:  si genera un impulso (fisico o funzionale) in corrispondenza di un fronte. In figura7 e' mostrato un FF di tipo edge triggered.

Per C=1 gli ingressi del Latch SR 3 sono S=0 e R=0. Per C=1->0, il valore su D attiva il latch SR 1 e, successivamente, viene attivato il latch SR 2. Se D=1, il segnale Q del latch SR 1 viene portato a 1; se D=0 il segnale Q del latch SR 1 resta a 0.
Da notare che per C=1 il Latch SR 1 può trovarsi nella condizione instabile 11 (a cui consegue Q=Q’=0); tale situazione viene risolta nel passaggio di C da 1 a 0 producendo uno stato stabile e deterministico che dipende solo dal valore assunto da D durante la transizione. Si devono rispettare i tempi di Hold e Set-Up.