Convertitore analogico - digitale SAR 

Algoritmo di ricerca binaria ad approssimazioni successive

Per implementare l'algoritmo  di ricerca binaria, il  registro a N bit e' settato a metà del suo valore massimo ovvero solo il bit MSB e' settato ( 1000...000). Il DAC, pilotato dal registro, produce in uscita una tensione Vdac pari a Vref/2 dove Vref e' la tensione di riferimento fornita al ADC. La tensione Vdac viene confrontata con la tensione Vin mediante un comparatore la cui uscita pilota un logica ( SAR Logic) che gestisce il registro a N bit. Si possono verificare du e casi:

1.  Vin e' più grande di Vdac: l'uscita del comparatore va al valore alto ( 1 logico) e il bit MSB del registro rimane ad '1'. 

2. Vin e' minore di Vdac : l'uscita del comparatore va bassa ( 0 logico ) e il bit MSB del registro viene settato a "0";
   

Successivamente la logica, che gestisce il registro, agisce sul bit MSB di ordine inferiore  settandolo ad "1'. Un' altra comparazione e' avviata e il risultato viene gestito nello stesso modo della prima comparazione ovvero se Vin> Vdac il bit rimane ad "1" altrimenti viene resettato. Questa sequenza di operazioni finisce quando si arriva alla comparazione relativa al  bit meno significativo ( LSB). In tal caso la conversione e' ultimata e il valore di uscita a N bit del registro e' prelevata come risultato della conversione. In figura 2 e' mostrato l'esempio di un a conversione a 4 bit. 

Figura 2: esempio di  conversione a 4 bit. 

L'asse Y (e la linea in grassetto nella figura) rappresenta l'uscita del DAC. La parola a 4 bit in uscita che e' anche l'ingresso per il DAC e' inizialmente pari a (0000). Si setta il bit MSB ovvero il bit 3 ( 1000). La prima comparazione mostra che Vin < Vdac. In tal caso il bit 3 del registro e' settato a 0 ( 0000) e quindi si agisce sul bit 2 che e' settato ad 1(0100). Viene avviata la comparazione ed essendo in tal caso Vin  > Vdac il bit 2 rimane ad "1". Si passa al bit 1 settandolo ad uno (0110) e poiché Vin < Vdac il bit 1 e' settato a 0. ( 0100) Si passa al bit 0 quello meno significativo (LSB) settandolo ad 1 (0101) e ed essendo Vin > Vdac rimane settato ( 0101). Quindi il risultato della conversione e' (0101). 
Da notare che sono stati necessari 4 fasi di conversione per un ADC a 4 bit,. In generale si può dire che per un ADC a N bit sono richiesti N fasi di conversione. Questo spiega il perché questi tipi di ADC sono efficienti in termini di area e potenza e non ancora presenti in applicazioni con elevata frequenza di campionamento ed risoluzione a 14-16 bit.
Un altra caratteristica dei SAR e' che la potenza dissipata e' funzione della frequenza di campionamento diversamente dai ADC di tipo Flash - PIPELINE in cui la potenza di dissipazione e' costante rispetto alla frequenza di campionamento. Questo risulta utile per le applicazioni a bassa potenza e dove non si ha una continua acquisizione di dati