Convertitore analogico - digitale SAR 

Struttura del convertitore SAR

Analizzando la struttura generale di un convertitore SAR notiamo la presenza di due componenti  critici: il comparatore e il DAC. Il circuito sample / hold e' in genere inglobato nel DAC e non può essere considerati un blocco a se stante.

La velocità di un ADC SAR e' limitata da i seguenti fattori

1. tempo di assestamento del DAC ( assestamento della tensione in uscita quando si cambia configurazione in ingresso);  

2. velocità di comparazione del comparatore di piccole differenze tra Vin e Vdac;

3. ritardo dei circuiti digitali che implementano la logica SAR.

Comparatore

Le specifiche più significative per il comparatore sono accuratezza e velocità. L'offset non intacca la linearità totale poiché esso appare come un offset sulla caratteristica di trasferimento. In aggiunta si utilizzano delle tecniche per lo azzeramento dell'offset. Il rumore comunque e' una preoccupazione  e il comparatore e' progettato per avere un rumore in ingresso minore del valore associato ad bit LSB. Inoltre e' richiesto che il comparatore possa comparare tensioni e differenze di tensioni confrontabili con la risoluzione del ADC.

DAC

Il DAC ( Digital to analog converter ) converte il valore digitale del registro a N bit in una tensione analogica che e' confrontata con la tensione di ingresso. Uno dei fattori limitanti la frequenza di campionamento dell'ADC SAR  e' il tempo di assestamento della tensione di uscita del DAC quando cambia la configurazione al suo ingresso. Il massimo tempo di assestamento si ha quando cambia il bit più significativo della parola digitale in ingresso del dac. Questo e' semplice perché alla transazione del bit MSB e' associata la più grande escursione della tensione del dac che e' pari a Vref/2. 
Un'altra caratteristica del DAC che impatta direttamente le prestazione del l'ADC e' la  linearità. La linearità  totale del ADC e' semplicemente limitata da quella del DAC. Questo spiega perché ADC SAR con più di 12 bit di risoluzioni richiedono alcune forme di trimming e di  calibrazione per raggiungere la linearità di specifica. Le non linearita' sono dovute al mancato "matching" dei componenti interni al DAC  ovvero alla capacita di realizzare componenti quanto più uguali tra loro. ( vedi coppia di transistori in ingressi differenziali, generatori di corrente attivi, ecc). Questo dipende sia dalla tecnologia- processi di fabbricazione  sia dalla progettazione dei circuiti.

Molti SAR utilizzano dei DAC capacitivi,che realizzano al tempo stesso la funzione di sample/hold, impiegano il principio della ridistribuzione della carica per produrre una tensione analogica di uscita. 
Un DAC capacitivo consiste di una matrice di  N capacitori aventi un valore di peso binario ( C*2^N)  e di un capacitore detto (dummy LSB). La figura 3 mostra un esempio di dac capacitivo con N= 16 bit connesso al comparatore.

Figura 3 - DAC capacitivo a 16 bit connesso ad un comparatore

Durante la fase di acquisizione ( sampling) il terminale COMMON TERMINAL, comune a tutti i condensatori  della matrice,  e' connesso a massa e il terminale libero di ognuno dei capacitori e' connesso  alla tensione di ingresso posta sul terminale ANALOG IN. Dopo la fase di acquisizione il terminale COM  viene sconnesso dalla massa e terminali liberi dei capacitori sono sconnessi da ANALOG IN  (fase di  hold) . Cosi in ogni capacitore e' immagazzinata una carica proporzionale alla tensione Vin e alla capacità elettrica di ognuno di esso ( Q=Vin *C*2^N). Successivamente i terminali liberi dei capacitori sono connessi a massa provando uno spostamento della tensione del nodo comune VCOM di una quantità paria Vin. Rispetto a GROUND questo nodo assume il valore di -Vref. Anche il condensatore DUMMY viene caricato a Vin nella fase di sampling e successivamente connesso a massa.
Durante la prima fase dell'algoritmo di ricerca il bit MSB del registro viene settato ad 1". Questo si riflette sul DAC come la sconnessione del terminale libero del condensatore associato al bit MSB dalla massa  e la sua connessione con il terminale Vref. Conseguenza di ciò e' che la tensione del nodo comune ( attualmente a -Vin) viene ridotta di una tensione positiva pari a VRef/2. ( valore associato al bit MSB). Per esempio se la tensione di ingresso e' 3/4 Vref, ponendo il capacitore MSB a Vref e il resto dei condensatori della matrice a massa, la tensione del nodo comune diventa: -3/4Vref+1/2 Vref= -1/4 Vref. Questa tensione e' posta all'ingesso non invertente del comparatore che ha la confronta con la massa. In tal caso essendo la tensione VCOM <0 l'uscita del comparatore diventa alta confermando che Vin=3/4Verf e' maggiore di 1/2Vref associata da MSB. Se fosse stato Vin=+1/4Verf  la tensione VCOM diventa +1/4Verf e la uscita del comparatore passa a 0 confermando che Vin e minore di 1/2Vref. Seguendo questo flusso, il bit MSB di ordine inferiore viene sconnesso da massa e connesso a Vref fornendo al comparatore gli ingressi per effettuare la comparazione. Il flusso si arresta quando si ultima la comparazione relativa al bit non significativo (LSB).

Calibrazione del DAC

In un DAC ideale ogni capacitore associato al bit di dato dovrebbe avere un valor esattamente pari al doppio del valore del capacitore associato al bit di ordine inferiore.